Durante décadas, la promesa de los chips 3D monocapa ha topado con el mismo obstáculo: fabricar transistores directamente sobre capas ya procesadas exige temperaturas que destruyen los circuitos subyacentes. Los chips 3D comerciales actuales, como los AMD MI300, esquivan el problema apilando capas prefabricadas, pero las conexiones entre ellas son escasas y poco precisas.
Ahora un equipo de la Universidad de Illinois ha demostrado algo que la comunidad científica consideraba improbable: construir esas capas con silicio convencional a menos de 200 °C, sin recurrir a materiales exóticos.
El muro de los 400 °C que bloqueaba los chips 3D
La ventaja fundamental del apilamiento monolítico 3D frente al apilamiento de capas prefabricadas es clara: las capas se fabrican directamente unas sobre otras, lo que permite alinearlas con precisión nanométrica y lograr una conectividad órdenes de magnitud más densa que la de los chips 3D comerciales actuales.
El obstáculo ha sido siempre térmico. Fabricar transistores en las capas superiores obliga a mantenerse por debajo de los 400 °C para no dañar el cableado metálico de las capas inferiores. Ese límite ha orientado durante años la búsqueda de materiales alternativos al silicio —nanotubos de carbono, óxidos metálicos semiconductores, materiales 2D— sin que ninguno haya conseguido igualar el rendimiento ni la fiabilidad de los MOSFETs de silicio convencional. Gran parte de las ventajas que prometía el diseño monolítico quedaban así en papel mojado.
Mientras tanto, la miniaturización en dos dimensiones se acerca a sus límites físicos. La tercera dimensión ya no es una opción futura: es una necesidad presente.
Transistores sin unión: la clave que nadie había explotado
Los MOSFETs convencionales combinan silicio de tipo n y de tipo p para crear uniones p-n que controlan el flujo de corriente. Esas uniones exigen que los dopantes queden ubicados con precisión dentro del cristal de silicio, algo que históricamente ha requerido altas temperaturas.
Los transistores sin unión funcionan de otro modo: fuente, canal y drenaje son todos del mismo tipo semiconductor. Sin uniones p-n que formar, desaparece la necesidad de ese calor intenso. La idea fue propuesta por primera vez en 1925, pero no pudo fabricarse hasta 2010, cuando la tecnología alcanzó la precisión necesaria. El requisito crítico es un canal de silicio de no más de 10 nanómetros de grosor, dopado de forma uniforme, aunque a cambio el flujo de fabricación resulta más sencillo. Según Qing Cao, investigador principal del equipo de Illinois, eso «puede reducir costes y mejorar el rendimiento de producción».
Membranas de silicio que se enrollan en capas
El proceso desarrollado por el equipo se basa en depositar membranas de silicio monocristalino de 10 nm o menos mediante una técnica de transferencia por rodillo a escala de oblea. La flexibilidad de esas membranas es clave: al adaptarse a la superficie subyacente, evitan los huecos y deformaciones que suelen aparecer al unir obleas rígidas entre sí.
El método industrial habitual exige superficies con una rugosidad inferior a un nanómetro y una planitud extrema. Las nanomembranas flexibles toleran superficies menos perfectas, lo que amplía las posibilidades de fabricación, según señala Veeresh Deshpande, del Instituto Indio de Tecnología de Bombay, que no participó en el estudio.
Los resultados del prototipo son concretos: tres niveles de transistores sobre una oblea de 75 mm, con 625 transistores por nivel. El equipo construyó puertas lógicas —inversores, NAND, NOR— y celdas SRAM cuya huella es hasta un tercio menor que en configuración 2D. La alineación vertical entre capas logró una precisión inferior a 10 nm.
Rendimiento comparable al silicio comercial, con margen de mejora
Los transistores sin unión del prototipo alcanzaron densidades de corriente superiores a 650 mA por micrómetro, un valor comparable al de los MOSFETs comerciales de generaciones anteriores. Los MOSFETs más avanzados superan los 1.000 mA/μm, diferencia que el equipo reconoce y espera reducir con futuras mejoras de ingeniería.
La valoración de expertos externos resulta significativa. Saptarshi Das, de la Universidad Estatal de Pensilvania, señala que «la implicación clave es que el apilamiento vertical puede no implicar necesariamente una penalización severa en el rendimiento del transistor». Si el proceso resulta escalable, añade, «podría abrir una vía práctica hacia chips más densos y eficientes energéticamente, con interconexiones mucho más cortas». El potencial para cargas de trabajo de inteligencia artificial es especialmente relevante: acercar físicamente las capas de cómputo reduce los cuellos de botella de comunicación que hoy limitan el rendimiento de los sistemas de IA.
Retos pendientes y próximos pasos hacia la industria
Los dos desafíos principales son el rendimiento de fabricación y la densidad de potencia. Apilar capas multiplica la exigencia: cada transistor de cada nivel debe funcionar correctamente. El equipo trabaja con diseñadores de circuitos en arquitecturas tolerantes a defectos que puedan absorber imperfecciones con una sobrecarga mínima de área y consumo.
El calor concentrado en estructuras 3D es el otro problema. Entre las soluciones en desarrollo figuran el escalado dinámico de voltaje y frecuencia y la regulación de potencia asistida por IA para gestionar activamente la temperatura en el chip.
El equipo trabaja actualmente con obleas de 75 mm, frente a las de 300 mm que utilizan las grandes fundiciones. La siguiente fase pasa por colaborar con fabricantes de semiconductores para validar el proceso en entornos de producción real. Más allá de la computación, la integración monolítica con otros materiales podría habilitar detectores de rayos X ultrasensibles y sistemas de imagen multiespectral compactos —aplicaciones que hasta ahora resultaban inaccesibles—. El camino desde el laboratorio hasta la fábrica será largo, pero por primera vez está trazado sobre silicio convencional.