La industria de los semiconductores avanza a un ritmo que hace de la planificación a quince años vista no una ambición, sino una condición de supervivencia. Esta semana, Imec, el centro de investigación en nanotecnología con sede en Bélgica, ha presentado en su foro anual ITF una hoja de ruta que traza el futuro de los chips hasta 2041.
El punto de partida es claro: los transistores que hoy impulsan casi todos los dispositivos del mundo están a punto de cambiar de forma radical.
Una hoja de ruta que mira más allá del horizonte habitual
Imec no fabrica chips. Su función es otra: explorar opciones tecnológicas antes de que los fabricantes tengan que tomar decisiones irreversibles. Paul Heremans, director de tecnología de la organización, lo define como «desriesgar» alternativas —analizar costes y beneficios para reducir la incertidumbre de la industria—. Eso exige trabajar muy por delante del mercado, porque tras la investigación de Imec todavía queda un largo camino de ingeniería y desarrollo hasta que una tecnología alcanza la producción masiva.
Esta lógica explica por qué la hoja de ruta llega hasta 2041. En semiconductores, los cambios en la arquitectura de los transistores tardan décadas en madurar desde el laboratorio hasta las fábricas. No es especulación: es el ritmo natural de una industria donde cada decisión arrastra consecuencias durante generaciones de chips.
El CFET: dos transistores apilados donde antes había uno
El próximo gran salto en la arquitectura de transistores tiene nombre: CFET, o transistor de efecto de campo complementario. Imec estima su introducción comercial hacia 2033. La idea central es construir dos transistores en el espacio que hoy ocupa uno.
La lógica CMOS que ha sustentado la informática durante décadas combina dos tipos de transistores: PMOS y NMOS. Hoy se fabrican en paralelo, uno junto al otro. El CFET los apila verticalmente, lo que podría reducir a la mitad el área de algunos circuitos.
El proceso parte de depositar capas alternas de silicio y silicio-germanio sobre una oblea. Agentes químicos eliminan después el silicio-germanio y dejan suspendidas finas láminas de silicio —las nanoláminas— que forman cada transistor. Las superiores se convierten en el transistor PMOS; las inferiores, en el NMOS, o a la inversa. Intel, Samsung y TSMC ya han construido prototipos, con resultados presentados en conferencias como el IEEE VLSI Symposium y el IEDM.
Los retos sin resolver del CFET
Que el CFET sea el destino no significa que el camino esté despejado. «Es muy claro que todavía hay muchas versiones abiertas», admite Heremans. El principal problema es aislar eléctricamente el transistor superior del inferior para que ambos funcionen de forma independiente.
Imec trabaja en un método que fabrica las capas del transistor superior en una oblea separada y las fusiona después con la inferior, añadiendo entre ambas una capa de aislamiento. El proceso es complejo, pero ofrece una ventaja adicional: permite cortar cada oblea según el plano cristalino que favorece a su tipo de transistor. Las obleas estándar están orientadas hoy para favorecer la conducción en NMOS; si la capa PMOS se fabrica aparte, puede optimizarse para ese tipo específico. Intel está probando este esquema y presentará resultados en el IEEE VLSI Symposium.
2041: cuando el silicio podría dejar de ser el protagonista
Tras la consolidación del CFET, Imec anticipa otra transición hacia 2041: sustituir el canal de silicio del transistor por semiconductores bidimensionales, como el disulfuro de molibdeno. A diferencia del salto al CFET, este cambio no estaría impulsado principalmente por aumentar la densidad de transistores, sino por reducir el consumo energético.
Los materiales 2D tienen menos de un nanómetro de grosor, frente a los 3 nanómetros de una futura nanolámina de silicio. Esa delgadez extrema permite que la puerta del transistor controle el flujo de corriente con menos voltaje —y en chips avanzados, una pequeña reducción de voltaje tiene un efecto desproporcionado en el ahorro de energía—. Heremans señala que los CFETs con semiconductores 2D podrían ganar eficiencia adicional si se elige un material por el que la carga fluya más rápido.
CMOS 2.0: chips en tres dimensiones y 25 millones de conexiones por milímetro cuadrado
Para cuando lleguen los CFETs, la industria llevará más de una década apilando chips en vertical. Las tecnologías de unión oblea a oblea que Imec desarrolla ya permiten un paso de 200 nanómetros, equivalente a 25 millones de interconexiones por milímetro cuadrado. La GPU AMD MI300, que apila «teselas de cómputo» sobre una capa de memoria fabricada con procesos más maduros, apunta en esa dirección.
Esa densidad de conexiones abre la puerta a lo que Imec llama CMOS 2.0: diseñar circuitos lógicos en chips tridimensionales donde cada capa está optimizada para una función concreta, ya sea densidad de memoria, corriente de conducción o lógica de procesamiento. Heremans describe el resultado como «un impulso enorme» respecto a lo que permite la simple miniaturización en dos dimensiones.
Lo que se perfila es, en esencia, una reescritura de las reglas que han gobernado el diseño de chips durante décadas. Los CFET de 2033 y los semiconductores 2D de 2041 no son puntos de llegada, sino hitos en una transición que ya está en marcha en laboratorios de todo el mundo. La pregunta no es si estos cambios ocurrirán, sino qué nuevas limitaciones aparecerán cuando lo hagan, y qué soluciones estará explorando Imec para entonces.